Zipcores 浮点数学IP核产品介绍
发布时间：2021-08-19 08:46:00 阅读量：860
简介
ZipCore浮点数学IP核作为本机VHDL源代码提供，并与广泛的FPGA、SoC和ASIC技术兼容。浮点IP与标准IEEE 754算法兼容。浮点组合包括所有常见浮点操作的核心，包括乘、除、加/减、平方根和浮点格式之间的转换。所有IP都是完全管道化的，延迟非常低。浮点数学IP核是高速、高通量数学运算的理想选择。
特征
作为通用的、人类可读的VHDL源代码提供
技术独立，平台间完全可移植
适用于任何FPGA、任何SoC或任何定制ASIC解决方案
不受任何特定供应商或EDA工具的限制-对Xilinx Vivado®有效，正如它们对Intel Quartus®或Lattice Diamond®设计软件有效一样
应用
浮点管道和算术单元
浮点处理器
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